10/29/2010

Contoh kasus VHDL

SOAL:

Buat ke VHDL :
 Jika,,
       rst = 1          maka           q = 0
       clk = 1         maka            q = d





JAWAB :
1. Definisikan Input/ Outputnya
                ENTITY FLIPFLOP IS
                PORT (d,clk,rst : IN BIT);
                                       q : OUT BITS);
                END FLIPFLOP

0 Komentar:

Post a Comment

Silahkan tinggalkan pesan, Jangan pake SPAM ya!!! terima kasih !!

 

Term of Use

Beberapa artikel dan postingan yang ada disini murni hasil tulisan tangan dari saya, pembaca dapat menggunakan artikel ini dengan syarat mencantumkan sumber artikel.

Download Chrome

Use Chrome, Better browser!

Popular Posts