SOAL:
Buat ke VHDL :
Jika,,
rst = 1 maka q = 0
clk = 1 maka q = d
JAWAB :
1. Definisikan Input/ Outputnya
ENTITY FLIPFLOP IS
PORT (d,clk,rst : IN BIT);
q : OUT BITS);
END FLIPFLOP
No comments:
Post a Comment
Silahkan tinggalkan pesan, Jangan pake SPAM ya!!! terima kasih !!